在半导体行业，制程可以说是相当重要。无论是一直盛传的iPhone 6S A9芯片代工之争，还是NV和三星闹“不愉快”，传出前者的Pascal新一代显卡可能只会有16nm版本，而不会有14nm。
那么，14nm与16nm这两个数字的究竟有何不同，指的又是哪个部位？缩小制程的难题与好处体现在哪里？以下不妨看一看科技新报吴政道专家的说明。
纳米到底有多微小？
在开始之前，要先了解纳米究竟是什么意思。在数学上，纳米是0.000000001米，但这是个相当差的例子，毕竟我们只看得到小数点后有很多个零，却没有实际的感觉。如果以指甲厚度做比较的话，或许会比较明显。
用标尺实际测量的话可以得知指甲的厚度约为0.0001米（0.1毫米），也就是说试着把一片指甲的侧面切成10万条线，每条线就约等同于1纳米，由此可略为想象得到1纳米是何等的微小了。
纳米制程是什么？
再回来探究纳米制程是什么，以14纳米为例，其制程是指在芯片中，线最小可以做到14纳米的尺寸，下图为传统晶体管的长相，以此作为例子。缩小晶体管的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？左下图中的L就是我们期望缩小的部分。借助缩小闸极长度，电流可以用更短的路径从Drain端到Source端。
此外，计算机是以0和1作运算，要如何以晶体管满足这个目的呢？做法就是判断晶体管是否有电流流通。当在Gate端（绿色的方块）做电压供给，电流就会从Drain端到Source端，如果没有供给电压，电流就不会流动，这样就可以表示1和0。
缩小制程有什么好处？
知道纳米有多小之后，还要理解缩小制程的用意，缩小晶体管的最主要目的，就是可以在更小的芯片中塞入更多的晶体管，让芯片不会因技术提升而变得更大；其次，可以增加处理器的运算效率；再者，减少体积也可以降低耗电量；最后，芯片体积缩小后，更容易塞入移动设备中（比如手机），满足未来轻薄化的需求。
尺寸缩小有物理限制
不过，制程并不能无限制的缩小，当我们将晶体管缩小到20纳米左右时，就会遇到量子物理中的问题，晶体管的漏电现象，抵销缩小L时获得的效益。作为改善方式，就是导入FinFET（Tri-Gate）这个概念，如右上图。在Intel以前所做的解释中，可以知道借由导入这个技术，能减少因物理现象所导致的漏电现象。
更重要的是，借由这个方法可以增加Gate端和下层的接触面积。在传统的做法中（左上图），接触面只有一个平面，但是采用 FinFET（Tri-Gate）这个技术后，接触面将变成立体，可以轻易的增加接触面积，这样就可以在保持一样的接触面积下让Source-Drain端变得更小，对缩小尺寸有相当大的帮助。
迈入10nm为什么那么难？
最后，则是为什么会有人说各大厂进入10纳米制程将面临相当严峻的挑战，主因是1颗原子的大小大约为0.1纳米，在10纳米的情况下，一条线只有不到100颗原子，在制作上相当困难，而且只要有一个原子的缺陷，像是在制作过程中有原子掉出或是有杂质，就会产生不知名的现象，影响产品的良率。
如果无法想象这个难度，可以做个小实验。在桌上用100个小珠子排成一个10×10的正方形，并且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉，最后使他形成一个10×5的长方形。这样就可以知道各大厂所面临到的困境，以及达成这个目标究竟是多么艰巨。
当然，攀登科学高峰必然会遇到很多的困难。现在三星和台积电都称会在明年年底投产10nm,而英特尔稍稍领先，第三季度进入，发布其下下代处理器Cannonlake。
