快科技5月25日消息，六十年来，摩尔几何缩放定律一直是半导体行业进步的核心驱动力。
但如今这一支撑行业半个多世纪的产业契约已彻底失效，单纯依靠晶体管尺寸缩小带来的性能收益已显著趋平，2nm节点前沿芯片的单颗设计预算已突破10亿美元，最先进制程的单晶体管成本不仅停止下降，甚至出现了反转。
在半导体行业的大部分历史中，其核心任务只有一个，让晶体管变得更小。戈登・摩尔1965年提出 “晶体管密度约每两年翻一番” 的经验观察，10年后罗伯特・登纳德提出的缩放理论为其提供了坚实的物理基础，该理论证明，晶体管的电压和尺寸按相同比例缩小，可维持内部电场恒定，从而避免器件击穿和可靠性问题。
几何缩放与登纳德缩放双轮驱动，在近五十年间实现了性能功耗比和性能成本比的指数级提升，支撑了个人电脑、互联网和移动互联网的三次技术革命。
这一黄金模式最终分两个阶段走向瓦解。2005年左右，登纳德缩放率先失效，电压无法再随特征尺寸按比例缩小，“暗硅时代” 由此开启，芯片虽然能集成更多晶体管，但无法同时全部开启，否则会因功耗过高、散热不及而烧毁。
此后，几何缩放凭借鳍式场效应晶体管（FinFET）及后续的环绕栅极（GAA）等新器件架构勉强延续。但进入7nm节点之后，纯尺寸缩小带来的收益已显著趋平。
面对这一全行业共同的结构性困境，华为半导体团队基于过去六年的量产实践，给出了一套全新的技术范式。
论文地址：https://chinaxiv.org/abs/202605.00224
今日，华为公司董事、半导体业务部总裁何庭波署名的论文《多层电子系统的时间缩放理论》正式提交至中国科学院科技论文预发布平台（ChinaXiv），系统阐述了"韬（τ）定律"—— 这是自1974年登纳德缩放定律提出以来，首个为整个计算栈建立统一优化目标的半导体演进原理。
今日在上海举行的 IEEE 国际电路与系统研讨会（ISCAS 2026）上，何庭波发表《半导体新路径探索与实践》主旨演讲时进一步透露，预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4nm制程的同等水平。
韬定律：用 “时间缩微” 重构半导体进步逻辑
韬定律的核心突破，在于彻底重构了半导体技术进步的衡量维度，不再将晶体管面积作为核心指标，而是将 “时间” 本身作为技术进步的统一标尺。它以单一特征时间常数τ作为全栈优化目标，覆盖从皮秒级的晶体管开关到秒级的数据中心负载，跨越整整十二个数量级的整个计算体系。
其底层逻辑十分清晰，摩尔定律过去带来的所有性能提升，本质上都是通过空间缩小实现了时间压缩，更小的晶体管开关更快、更短的导线传输更快。如今空间缩放的红利耗尽，直接以时间压缩为目标，就能跳出光刻工艺的限制，开辟一条不依赖先进制程的全新技术路线。
逻辑折叠：不依赖新光刻工艺 固定节点下实现代际性能跃升
对于华为而言，几何缩放的失效还伴随着无法获取最先进光刻技术。2020年之后，华为不得不直面一个根本性问题，没有先进EUV光刻机，在节点固定的前提下，如何在单颗移动SoC上实现持续的代际性能提升？
由此诞生的核心解决方案，正是逻辑折叠（LogicFolding）技术。简单来说，传统平面芯片设计就像把所有电路都铺在一层楼里，信号只能在同一平面绕路传输，导线越长，延迟越高。而逻辑折叠相当于把一层楼的电路合理拆分到两层甚至更多层楼，关键路径的信号直接通过垂直通道上下连通，大幅缩短了传输距离。
从技术定义上看，逻辑折叠是一种将数字、模拟和存储电路划分到垂直堆叠有源层的设计方法，通过1.5μm 超细间距混合键合连接各层，遵循时间缩放原则联合优化性能、功耗与面积。
在已完成硅验证的麒麟2026芯片上，逻辑折叠技术交出了远超预期的成绩单：
晶体管密度单代从155MTr/mm² 跃升至238MTr/平方毫米（MTr：MillionTransistors的缩写，即百万个晶体管），这意味着每平方毫米的芯片面积上，可以集成2.38亿个晶体管，理论上与Intel 18A工艺持平，接近初代台积电3nm。这一提升幅度此前需要整整三年的几何缩放才能实现；
SoC性能核能效提升41%，最高时钟频率提升近13%，主频回升至3.1GHz；
跨两层构建的高速全局片上网络（NoC）数据路径面积减少55%，同时供电稳定性显著提升；
硅后时钟偏斜调整方案独立贡献了超过5%的SoC性能；
SRAM工作频率提升超过40%，每比特能耗大幅降低；
典型处理核上，时钟缓冲器数量减少50%以上，时钟偏斜降低 25%，总导线长度缩短约 30%。
值得强调的是，上述所有成果均未依赖任何新的光刻工艺，完全通过三维空间中逻辑分布的拓扑重组实现。且麒麟2026采用的还是相对保守的逻辑折叠方案，仅选择性应用于关键路径，TSV（硅通孔）着陆仅比顶层金属前进了一步，混合键合间距也未达到理论最优的 1:1齿轮比，未来还有巨大的提升空间。
麒麟 2026-2029 官方路线图
麒麟2026的成功验证只是逻辑折叠技术的起点，华为在论文中通过官方表格首次披露了麒麟系列芯片未来四年的研发规划，所有芯片均采用逻辑折叠架构。
麒麟芯片的后续命名，论文中表示为麒麟2026、2027、2028、2029，目前尚不清楚是否为代号，也不排除麒麟芯片要大改命名规则的可能。
芯片状态一栏，除了今年秋季要发布的麒麟2026 芯片，明年的麒麟2027芯片也被标记为Silicon（硅验证）状态，代表后续可以量产。而麒麟2028、2029芯片还处于 Pre-silicon（预硅设计）状态，需要进一步验证。
论文还表示，在未来十年中，逻辑折叠预计将从局部关键路径折叠发展到全规模、多层折叠，每个封装三层、四层甚至更多层。从2026年到2035年，晶体管密度预计将达到400MTr/平方毫米甚至更高。同时，逻辑折叠使麒麟芯片能够显著提升CPU核心频率，并为达到4GHz及以上铺平道路。该路线图是可行的，并且在成本方面，经济上也是可行的。
全栈验证：从移动芯片到AI数据中心的普适性
韬定律的有效性并不仅限于移动SoC领域。2020年5月至2026年5月间，华为半导体团队共设计并量产了381颗芯片，覆盖移动、AI、汽车、工业和基础设施五大市场，在全栈层面验证了时间缩放理论的普适性。
面向未来，华为规划了更为宏大的技术蓝图，到2035年，AI 硬件集成度将实现100倍以上的增长，麒麟SoC的典型使用能效将在三到五年内翻一番。
更深层次来看，τ缩放是自登纳德缩放以来，首个为整个计算栈提供统一优化目标的缩放原理。竞争性能不再要求永远处于光刻技术的最前沿，封装、内存带宽和互连设计现在已拥有此前仅前沿逻辑节点才具备的战略权重。
对于一代被教育为将 “摩尔定律” 等同于 “进步” 的工程师而言，这是一个艰难的转型。
未来六到十年内，那些将τ作为核心目标的企业、研究团队和生态系统，将决定下一个十年计算的形态。
