快科技9月4日消息，今日，华为半导体业务部总裁何庭波有关“韬定律”的论文再次迎来更新。
此次论文重点回应了LogicFolding（逻辑折叠）备受关注的功耗与发热问题，并首次披露麒麟2026更多实测数据。
论文指出，传统观点认为，将更多有源晶体管进行垂直堆叠，会进一步提升单位面积功率密度和发热，但麒麟2026的实测结果恰恰相反。
麒麟2026在晶体管密度提升55%的同时，在等性能条件下，NPU功耗降低66%、GPU降低58%、CPU性能核降低41%。
具体来看，麒麟2026是首款采用LogicFolding的移动SoC，其晶体管密度由上一代约1.55亿颗/mm²提升至2.38亿颗/mm²，单代提升55%。
论文称，这一提升幅度，相当于此前依靠传统几何微缩连续三年取得的晶体管密度增幅。
与此同时，LogicFolding在功耗上的收益更加明显。
在与麒麟9030 Pro保持相同性能的情况下，麒麟2026 NPU维持29 TOPS算力时，运行频率可降低63%，电压由0.85V降至0.55V，最终功耗下降66%，功率密度下降73%。
GPU在同为61 FPS的条件下，工作电压比麒麟9030 Pro低200mV，功耗下降58%。
CPU性能核则在HNX测试中，以低9%的频率和低200mV的电压达到与前代相同性能，功耗降低41%。
如果转而追求极限性能，LogicFolding同样能够释放更高的性能上限。
论文测试显示，在Turbo模式下，麒麟2026 NPU最高达到70 TOPS，相比前代提升141%；GPU帧率最高提升42%；CPU在HNX测试中的性能最高提升18%。
那么，为什么晶体管密度大幅提升，功耗反而还能下降？
何庭波在论文中给出的核心解释是，现代芯片的大量能耗并非来自晶体管本身的计算，而是来自数据和信号在芯片内部的移动。
LogicFolding将原本在平面上延伸的长距离走线，折叠为上下层之间的短距离垂直连接，从而显著缩短信号传输路径，降低互连电容和能耗。
实测显示，折叠后的典型核心布线长度可减少20%，部分关键路径最高缩短70%；其中一个处理模块的时钟布线缩短28%，时钟缓冲器数量则从43600个降至19000个。
工艺方面，麒麟2026采用1.5μm混合键合间距，拥有约5000万个垂直互连，其中10%-15%用于信号传输。
论文进一步透露，麒麟2027实测硅片已经将混合键合间距缩小至1μm，垂直互连数量超过1亿个；未来三年还计划进一步缩小至720nm，并实现超过2亿个垂直互连。
不过，论文也强调，LogicFolding并不意味着堆叠芯片天然就更加省电。
麒麟2026之所以能够实现大幅功耗下降，是因为华为选择将LogicFolding带来的性能和时延余量用于降低电压和功耗；如果转而全力追求性能，其功率密度同样可能超过上一代。
目前，麒麟2026对LogicFolding的应用也相对保守，主要针对收益明显的关键路径进行选择性折叠，同时配合热感知布局，避免高发热模块在不同层直接叠加。
论文还透露，麒麟2026 CPU性能核频率已经达到3.1GHz，未来3-5年LogicFolding仍有较大提升空间，并有望推动麒麟CPU核心频率迈向5GHz甚至更高。
相比此前对“韬定律”原理和路线的阐述，这次更新最大的看点，是麒麟2026真正拿出了NPU、GPU、CPU三大核心模块的实测数据。
尤其是晶体管密度提升55%的同时，GPU等性能功耗下降58%、NPU下降66%，直接回应了3D逻辑折叠最受关注的功耗与散热问题。
