快科技10月2日消息，澜起科技官方宣布新一代DDR5时钟驱动芯片CK01P进入量产，支持数据速率最高达9200 MT/s，较上一代M88DR5CK01的7200 MT/s大幅提升。
CK01P符合JEDEC DDR5CKD01规范，适用于CUDIMM、CSODIMM、CQDIMM和CAMM四种内存模组形态。
该芯片在模组上位于CPU传来的时钟信号与DRAM颗粒之间，负责接收、缓冲、重新驱动时钟信号，解决高频下时钟分配的信号完整性问题。
DDR5频率攀升至9200 MT/s后，时钟信号传输已不再是简单的连线问题，DDR5-9200的底层时钟频率约4.6 GHz，在这个频段，PCB走线的阻抗、反射、抖动、容性负载、走线长度和延迟差异都会影响信号质量。
传统无缓冲DDR5的时钟信号从CPU内存控制器出发，经主板和DIMM PCB到达DRAM颗粒，信号路径长、干扰大，CKD将时钟信号在模组本地重新整形驱动，从根源上消除了这段路径的信号衰减。
CK01P芯片支持单PLL、双PLL及PLL旁路三种时钟驱动模式，采用零相位延迟时钟驱动架构，支持每通道可编程延迟，并可通过控制寄存器调整输出特性，以匹配不同DIMM网络拓扑
但高频率仍依赖多组件协同，CPU集成内存控制器（IMC）需支持对应数据率，主板需匹配内存拓扑，DRAM颗粒和DIMM PCB同样要跟上。CKD无法弥补弱IMC或平庸DRAM颗粒的短板，它解决的是模组级时钟分配这一特定环节。
