[DDR3内存的改进] 其实DDR3内存和DDR2内存采用了相同的预读取技术来提升外部频率，主要是在规格上进行了改进。DDR3内存与系统之间数据总线的基本工作单位由DDR2内存的4Bank和8Bank分别增加到了8Bank和16Bank，在引脚方面也有三种规格缩减为两种，其中8bit芯片采用78球FBGA封装，16bit芯片采用了96球FBGA封装。
另外，在突发长度（BL，Burst Length）和寻址时序（Timing）时间上DDR3内存也做了一定的改进，由“一个BL=4的读取操作”和“一个BL=4的写入操作”来共同完成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。
更主要的是在DDR2内存中“突发中断”的功能在DDR3内存中予以禁止，不再提供此支持，取而代之的是更灵活的突发传输控制。而在寻址时序也就是CL周期方面DDR3也自然是随着频率上升而升高，DDR3的CL周期在5至11之间。同时AL值的设计也有所变化，DDR2时AL的范围是0至4，而DDR3的AL则有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。
