2015年5月6日，AMD在纽约召开分析师会议。趁此机会，我们独家专访了AMD事业群首席技术官(Business Unit CTO) Joe Macri，一起聊了聊AMD下代显卡将首先使用的HBM高带宽显存，获悉了不少新的秘密。
据介绍，AMD从事HBM技术研发已经长达7年了，与包括SK海力士在内的众多业界伙伴一起完成了这种新一代显存。AMD方面的负责人是Bryan Black，过去7年的时间他基本都投身在了HBM的研发上，是一位很有勇气的工程师。
下边，我们先通过幻灯片了解一下HBM的台前幕后，在解答一些热点问题。
首先是HBM显存的必要性。目前主流的显存规格是GDDR5，经过多年的使用和发展已经进入了瓶颈期，迫切需要新的替代技术。
对于任何半导体产品而言，性能和功耗都是一对矛盾体，包括显卡。如果显卡整体功耗限定，那么GPU、显存两部分就必须互相妥协，而如今GDDR5显存的规格越来越高，功耗也水涨船高，导致留给GPU的功耗空间减少，必然影响性能提升。
一个关键问题就是显存带宽，它却决于显存的位宽和频率。位宽都是GPU决定的，太高了会严重增大GPU芯片面积和功耗，所以高端显卡一直停留在384/512位。同时，GDDR5的频率已经超过7GHz，提升空间不大了。
另外，GDDR5(包括以前的显存)都面临着“占地面积”的问题。一大堆显存颗粒围绕在GPU芯片周围，这已经是固定模式，GDDR5再怎么缩小也无法改变，而且已经不可能再继续大幅度缩小了。
那么，将DRAM集成到SoC处理器内部如何呢？目前看得不偿失，性能、功耗、尺寸、工艺都是很大的限制，无法获得足够的效益，短期内还必须相对独立。
所以合理的下一步解决方案就是“中介层”(Interposer)，让DRAM尽可能接近GPU芯片，封装在同一基板上，提高通信能力。
于是，AMD联合ASE、Amkor、联电等伙伴联合开发了第一个可以批量生产的中介层方案，用到了HBM显存上。
这就是AMD HBM方案的侧面剖视图。这一方案是基于AMD、海力士联合定义、研发的第一个完整规范和原型。
橙色部分就是HBM显存的Die，3D立体封装，多个Die(目前最多四个)垂直堆叠在一起，通过TSV硅穿孔和micro-bumps微凸点技术彼此连接。蓝色部分是逻辑Die，是一个内外通信接口。
注意，每一个HBM Die都垂直与底部的逻辑Die进行通信，彼此之间是没有任何联系的。
灰色部分是中介层(Interposer)，是整个方案的通信员，将HBM显存与GPU(也可以是CPU/SoC)同构PHY物理层联系在一起，同时把它们都固定在封装基板上。
HBM显存本身是真正的3D封装，而整个方案是2.5D封装。
看这张更有立体感的图，可以更好地理解HBM的3D结构。
HBM如其名，最大的特点就是高带宽(确切地说是高位宽)，目前已经可以做到单个颗粒1024-bit，GDDR5的足足32倍。显存带宽与位宽、频率都成正比，因此位宽上去了，频率就不用那么高了，HBM目前的有效频率仅仅1GHz，GDDR5的七分之一。
就这样，HBM每个堆栈的带宽可以突破100GB/s，GDDR5的四五倍。
更关键的是，HBM的电压要求仅仅1.3V，低于GDDR5 1.5V，更加的节能。
带宽高了，功耗低了，能效自然非常突出，HBM每瓦特可提供35+GB/s的带宽，GDDR5则只能勉强超过10GB/s，高下立判。
同时，HBM体积小巧，非常节省空间，四层堆叠的1GB HBM只需要5×7＝35毫米，而且是围绕着GPU核心统一封装，不占用PCB电路板。
1GB GDDR5则需要24×28＝672平方毫米，还得算上封装针脚，而且都是分布在PCB上的。
因此从GDDR5换到HBM，显卡的面积可以缩小一半以上。
