Intel今天宣布自己在超低功率65纳米工艺上迈出关键性的一步，它成功地将晶体管的泄漏电流减小了1000倍。
目前Intel已应用此技术制作了容量为50M的SRAM，这个以测试为目的的芯片由3.5亿个晶体管组成，记忆单元的面积为0.68平方微米。
此技术被Intel命名为P1265工艺，可望在2006年达成实用化，在2007年开始大规模生产。P1265取得成功的三个关键性因素是：亚阀值电压、超浅接合，和门极氧化物。
这些改进基于2003年发布的P1264工艺，采用8层金属铜互连，Low-K材料技术，和应变硅技术。而且，在此基础上，利用增加门极氧化物的厚度来减少泄漏电流，使用低剂量布植来提升亚阀值电压，在退火工序后紧接着进行高剂量布植来制作超浅结合面。
但是，凡事有利有弊，虽然运用这些工艺可使芯片的功率损耗大幅下降，但其执行效能也同时下降一半。
尽管如此，功率消耗仍是业界孜孜以求的终极目标。AMD、Intel，还有其它半导体厂商都在为如何降低多核心处理器的功耗大费周章。另外，移动通讯和由电池供电的消费电子产品也是超低功率芯片可以大显身手的领域。
由于半导体芯片中的晶体管在关断状态下仍然有数目可观的泄漏电流，而且随着集成度的提高，漏电水平也在急速上升。在应用P1265工艺后，芯片的漏电水平仅为0.1纳安/平方微米；而在这之前的P1264工艺则为100纳安/平方微米。
现在，随着P1265工艺逐渐成熟，Intel具备了两种65纳米制程来针对两个不同的市场：前者注重高性能，后者着力于超低功率——就像产品线齐全的车厂，能同时生产高速大排量的法拉利和低排量低油耗的甲壳虫。
