快科技7月25日消息，SK海力士正通过位于美国加州圣何塞的子公司招募3D堆叠式DRAM逻辑设计工程师。这项技术的目标，是把DRAM芯片直接垂直堆叠在手机SoC等逻辑芯片之上，从封装层面解决端侧AI的性能瓶颈。
当前手机端侧AI的瓶颈不在芯片算力，而在内存。苹果A19 Pro的内存带宽仅75.8GB/s，标准LPDDR内存位宽有限，难以高效承载大型端侧AI模型推理任务。
传统PoP封装只是将两颗芯片上下简单堆叠，而3D堆叠方案能大幅缩短内存与处理器之间的物理距离，同时建立更多短距离I/O连接。带来的直接好处是：带宽提升、延迟降低、功耗下降、空间利用率更高。
SK海力士在招聘公告中明确表示，正在寻找能够与美国客户紧密合作、主导3D堆叠DRAM逻辑芯片联合设计的优秀人才。这家客户很可能是苹果。
多方信息显示，苹果A20 Pro计划弃用沿用多年的InFO-PoP封装，转向台积电WMCM（晶圆级多芯片模块）封装。这种方案不采用硅中介层，直接通过RDL实现SoC与DRAM之间的高密度互连。A20 Pro很可能成为SK海力士3D堆叠DRAM的首发平台。
除了SK海力士，高通正在开发用于NPU的3D DRAM，并与长鑫存储合作。三星则在研发低延迟宽DRAM（LLW），模拟HBM集成方式，目标带宽比LPDDR5X高出150%。多家内存厂商都在向这一方向发力。
需要注意的是，这项技术仍处于研发阶段。SK海力士刚刚启动工程师招募，距离量产还有一段距离。
